Verilogシミュレータ VeriLogger Pro

VeriLogger Proは、IEEE1364準拠の通常のVerilogシミュレーション機能に、HDLスティミュラス生成機能、インターラクティブ・シミュレーション機能、スタティック・タイミング解析機能を統合した、今までにないタイプの、使い勝手のよいVerilogシミュレーです。WindowsNT/95/98またはSolaris(Sparc)の走行するコンピュータでご利用頂けます。

 

VeriLogger は２つの製品の統合

VeriLogger Proは、従来のVerilogシミュレータと異なりシミュレーションだけでなく、シミュレーションの準備や結果を実装に役立てる手段をも提供する波形に関わる高度な統合ツールです。この機能は波形エディタとして定評のあるWaveFormer Pro（SynaptiCAD社）から来ています。 VeriLogger Pro ＝ Verilogシミュレーション機能 ＋ WaveFormer Pro ＋ 相乗効果

（よってVeriLogger ProはWaveForner Proの上位互換ツールです。）

【相乗効果の例】 テストベンチファイル抜きでもシミュレーションが始められる
ソースファイルを解析して、最上位のモジュールのポートリストが空でない場合、入力信号はテストベンチでのステイミュラスになるべき信号として、波形編集ができるように波形エディタ・ビュアに自動的にとりこみます。出力信号は観測すべき信号として、違う色で波形エディタ・ビュアに自動的に取り込まれます。マウスクリックでスティミュラスを編集して、即GOボタンでシミュレーション実行！
＊　ステイミュラス波形は等価なHDLスティミュラスに変換できます。

教育向けには大変大きな割引があります

Agilent社のツールでもTektronix社のツールでもWaveFormer Pro/Verilogger Pro/TestBencher Proが設計過程とのインターフェースに標準です。
（この応用をバーチャル・プロトタイピングと呼んでいます。）

資料

[Verilogシミュレータとして]VeriLogger1.pdf(210k)

[バーチャル・プロトタイピング]hp&pgn.pdf　hp&syn.PDF　syn_vtual_jp.pdf

[waveformer/verilogger/testbencher機能比較]syn製品比較.pdf

[波形の国際標準]タイミングダイアグラムの国際標準.pdf

English translation: Verilog simulator

 

SynaptiCAD distributors around the world

• German supplier for timing diagram editors and verilog tools: Databit
• Brazilian supplier for timing diagram editors and verilog tools: Anacom
• UK supplier for timing diagram editors and verilog tools: Euro-EDA
• Italian supplier for timing diagram editors and verilog tools: ItalSoft
• Malaysian supplier for timing diagram editors and verilog tools: Emerald Design Systems
• French supplier for timing diagram editors and verilog tools: IntSys Europe